SK海力士正式发布了基于XCENA MX1芯片的商业产品，而三星则在2026年OCP全球峰会上与这家初创公司共同撰写了智能体AI内存架构蓝图——这清晰地表明，CXL计算内存已从会议演示阶段跨越到商业应用阶段。SK海力士的CXL混合内存产品直接基于MX1构建，在SK海力士的峰会展位上首次亮相，与此同时，XCENA在整个展会期间进行了两场实时推理演示。

此次峰会于10月12日至15日在圣何塞麦克纳里会议中心举行。韩国无晶圆厂初创公司XCENA展示了其MX1芯片——这是业界首款CXL 3.2计算内存设备，而SK海力士则在其展位上推出了CXL混合内存。在展会闭幕时，三大DRAM制造商中的两家已公开支持XCENA的控制器，MX1芯片计划于2026年底在三星代工生产线量产，并预计从2027年开始产生收入。

两场演示，一个关于真正瓶颈所在的论点

XCENA在OCP上运行了两场实时演示，每场都旨在解决大规模AI推理中的一个特定痛点。

第一场演示展示了多个推理服务器从CXL内存池中持有的单个共享键值（KV）缓存中提取数据。KV缓存存储语言模型已处理的上下文，以便生成响应时无需重新计算之前的令牌。在传统部署中，每个服务器都维护自己的副本——这种冗余模式成倍增加了DRAM需求，并使互连网络充斥着重复的数据传输。通过CXL池化KV缓存，XCENA的方法保持了一个权威副本，结构中的任何服务器都可以通过标准的加载/存储操作访问该副本，从而减少了内存占用和跨服务器流量。

第二场演示针对检索增强生成（RAG），这是在企业环境中部署大型语言模型的主流模式。RAG管道在每次推理调用之前运行向量搜索——将用户查询与可能庞大的嵌入索引进行匹配。通常这意味着在每次查找时都要将大量数据集从内存传送到主机CPU。而MX1则直接在内存设备内部运行向量搜索，使用的是XCENA所谓的近数据处理（NDP）引擎：控制器本身嵌入了数千个带有FP32和FP16向量单元的定制RISC-V核心。

该芯片在Hot Chips 2026上的演讲量化了这在实践中的意义。与通过标准CXL链路处理数据的主机CPU相比，单个MX1在代表分析和AI管道的数据处理内核中，吞吐量提高了高达4.7倍，能效提高了18.7倍。与从本地DDR5读取数据的CPU（传统性能基准）相比，MX1仍实现了高达2倍的更高吞吐量和6.2倍的更高能效。

MX1究竟做什么——以及为什么架构很重要？

MX1是一款CXL 3.2 Type 3设备。这一分类很重要：Type 3 CXL设备将其附加的内存作为字节可寻址内存暴露给主机CPU，可通过标准的加载/存储指令访问——这与CPU访问自身DRAM的方式相同——无需更改应用程序的编程模型。主机只是在CXL总线上看到一个更大的内存池。

该芯片通过PCIe 6.0双x8接口连接。双x8设计不仅仅是一个带宽规范——它是一个拓扑决策。在双插槽服务器中，每个x8链路连接到不同的CPU插槽，使两个处理器都能通过单跳路径访问MX1内存。单个x16链路将迫使第二个插槽通过第一个插槽的CPU互连进行路由，在大规模应用中增加延迟和竞争。超大规模数据中心机架设计主要为双插槽，这使得这是一个实际的架构考虑因素，而非理论上的。

MX1支持通过四个内存通道使用每条通道两个256 GB DIMM条，总共高达2 TB的DDR5。NDP引擎由3,072个RISC-V核心组成，分为32个核心的集群；每个集群共享一个L2缓存和一个数据转换后备缓冲区（TLB）。XCENA通过LLVM提供标准的C/C++/Rust工具链，因此软件团队无需编写汇编或自定义微代码即可针对NDP核心。

该芯片在芯片级别的功耗为40W，安装四个DDR5 DIMM条的全板功耗达到90W。对于一种可以在池化内存配置中取代多个装满DRAM的服务器的设备来说，这种功耗范围对于计算总拥有成本的数据中心运营商来说是一个关键数据点。

MX1还包括一个专用的PCIe 6.0根复合体，用于将NVMe SSD直接连接到控制器。XCena将此功能营销为InfiniteMemory：SSD层作为字节可寻址的CXL内存暴露给主机CPU，具有64 KB页面粒度和1,024条目片上映射缓存，DRAM作为热层前置。其效果是内存层次结构将总可寻址容量扩展到远远超过仅靠DRAM经济提供的范围——这对于上下文窗口增长速度快于DRAM价格下降速度的KV缓存工作负载至关重要。

SK海力士：从联合研究到命名产品

OCP最具体的商业进展是SK海力士正式发布了其直接基于MX1芯片构建的CXL混合内存产品。作为全球第二大DRAM制造商，SK海力士在其峰会展位上展示了该产品，这超越了两家公司此前共同运行的参考平台演示。

CXL混合内存将MX1管理的DDR5与InfiniteMemory的SSD支持层配对，提供的内存容量可扩展性显著超过了传统CXL DRAM模块所能达到的水平，同时性能优于原始SSD访问。SK海力士和XCENA现在正在现实世界的AI服务环境中联合验证该架构，主要优化基于RDMA的共享内存互连路径——这比典型的硬件合作伙伴关系更深入，表明是真正的共同工程而非仅仅挂名合作。

从结构上看，这种合作具有商业意义：SK海力士带来了超大规模供应链所需的DRAM和NAND制造规模；XCENA带来了将被动内存扩展转化为主动计算的控制器智能。没有强大控制器的CXL内存扩展受限于主机CPU协调它的能力——这正是MX1的NDP引擎旨在消除的瓶颈。

三星：共同撰写智能体AI内存蓝图

XCENA与三星的关系运作在不同的轴线上——目前较少关注产品，更多关注架构——但基于两个具体事实：XCENA的创始人是三星电子和SK海力士的前高管，且MX1芯片计划于2026年底在三星代工生产线量产。

10月15日，在OCP上，XCENA首席产品官Harry Kim与三星电子工程师共同主持了一场题为“面向智能体AI的分离式CXL内存架构：动态池化、共享和PNM卸载”的会议。该会议讨论了如何将内存与计算分离——通过CXL的缓存一致性互连在物理上变得可行——如何服务于智能体AI系统的特定需求，这些系统需要大型、长上下文内存池，随着智能体的生成、暂停和终止而动态增长和缩小。

三星的OCP议程充满了独立于XCENA的CXL内容：会议涵盖了KV缓存卸载到SSD、其CXL近处理内存产品线的发展，以及基于Kubernetes的多节点智能体AI编排。与XCENA的共同会议是架构上最具体的重叠——在池化、共享和NDP卸载作为下一代推理内存的三大支柱方面达成一致。

在8月的Hot Chips 2026上，三星研究人员描述了一个与XCENA和内存结构公司Liqid合作构建的试点分离式内存系统——这是一个参考设计，结合了GPU服务器与配备MX1的CXL内存节点，并通过CXL交换机连接。这一工作演示早于OCP峰会，表明该合作伙伴关系已在数月内生产出硅级成果。

MX1与竞争性CXL控制器的区别是什么？

MX1并不是过去一年内宣布的唯一CXL内存控制器，竞争差异对于理解为何SK海力士和三星选择它作为平台锚点至关重要。

Astera Labs的Leo系列和Marvell的Structera X 3406/3506（后者于10月12日宣布，正值OCP当周）是专注于内存扩展、池化和共享的CXL智能内存控制器。它们使用针对编排和管理优化的基于Arm的处理器核心。MX1的3,072个RISC-V核心——组织成96个32核心的集群——代表了一种根本不同的架构赌注：不是一个管理被动内存的智能控制器，而是一个能够自主运行大量数据处理工作负载的内存设备。

Objective Analysis总经理Jim Handy在Marvell竞争产品发布时阐述了更广泛的动态：“CXL开始在AI系统中获得广泛采用，”他指出该技术的高带宽和容量支持是AI部署的关键驱动因素。市场仍在回答的问题是，超大规模数据中心运营商是更喜欢被动扩展的简单性，还是嵌入式计算的能力上限。SK海力士选择了嵌入式计算，三星的代工承诺也源于这一决定。

生态系统：开放中间件和OCP标准表

XCENA并不试图拥有完整的AI内存栈。在OCP上，该公司于10月14日与Marvell、三星、SK海力士和Gottbrath Technologies一起参加了一个题为“超越单体：超大规模异构AI基础设施的开放中间件”的小组讨论——这表明MX1被定位为开放基础设施生态系统中的标准基底，而非专有孤岛。

XCENA杰出工程师Grant Mackey加入了来自微软、希捷和Meta的演讲者，参加了OCP可组合内存系统更新会议，该会议 addressing AI和通用计算的内存墙问题。该子项目审查了在解决AI和通用计算内存墙方面的进展——参与意味着XCENA正在为未来CXL内存系统的设计规范做出贡献，这对于任何旨在成为基础设施而不仅仅是组件的公司来说都是入场券。

时机反映了更广泛的行业势头。CXL内存池化已从实验性升级转变为几家主要云提供商的计划机架架构，OCP全球峰会的主题“为AI时代扩展创新”将内存定位为可能是峰会最具争议的技术领域。

融资、生产和下一步

XCENA总共筹集了1.85亿美元资金，包括2026年5月29日完成的1.35亿美元B轮融资，据报道估值为5.7亿美元。该公司于2022年成立，原名MetisX，后更名，其核心团队由三星电子和SK海力士的前高管组成——这两家制造商现在是其商业合作伙伴。

这家初创公司赢得了FMS 2025计算内存最佳展示奖，在与主要DRAM制造商合作伙伴关系正式化之前确立了独立认可。在7月的FMS 2026上，XCENA与英特尔一起宣布了MX1生产阵容，英特尔高级院士兼首席I/O架构师Debendra Das Sharma指出，MX1展示了基于CXL的内存扩展如何支持Xeon 6平台上内存密集型AI工作负载的KV缓存卸载。

大规模生产仍计划于2026年底在三星代工生产线进行，预计从2027年开始产生收入。XCENA尚未公布在OCP上运行的KV缓存或RAG演示的延迟数据。Hot Chips基准测试涵盖了一般数据处理内核——压缩、解压缩、Parquet解码、过滤和聚合操作——而非端到端的LLM推理。在生产推理工作负载下的独立验证，以及SK海力士CXL混合内存在大规模应用中的实际性能，将是超大规模数据中心运营商、投资者和竞争对手在做出大规模部署承诺之前需要的下一个里程碑。

XCENA首席执行官Jin Kim在OCP上阐述了公司的理念：“提高AI基础设施性能和效率不再仅仅是计算挑战，”他补充说，成功还需要有效管理内存的使用方式和避免多少数据移动。

OCP的结果将XCENA定位为最接近将CXL计算内存从会议常客转变为发货产品的公司——随着进入量产前的最后几个月，全球三大DRAM制造商中的两家现在公开支持其控制器。

常见问题解答

什么是CXL计算内存，它与常规内存扩展有何不同？

标准CXL内存扩展通过CXL互连向服务器添加DRAM容量，但主机CPU仍然执行所有处理——内存是被动的。如XCENA MX1中实现的计算内存，将处理核心直接嵌入内存控制器中。MX1控制器中嵌入的3,072个RISC-V核心可以运行数据密集型操作——向量搜索、压缩、Parquet解码、KV缓存管理——而完全无需将数据移动到主机CPU。这消除了内存和CPU之间的带宽瓶颈，而这正是AI推理性能日益停滞的地方。

什么是KV缓存，为什么在服务器间池化它对AI成本很重要？

键值（KV）缓存存储大型语言模型为先前看到的令牌生成的中间注意力计算，因此模型不必在每个新请求中重新计算它们。在大型部署中，高批量大小下长上下文模型的KV缓存每台服务器可能消耗数百GB——而在传统设置中，每台服务器都持有自己独立的副本。通过CXL内存设备池化KV缓存意味着多个推理服务器共享一个权威副本，显著减少总DRAM需求。对于运行数千台推理服务器的超大规模数据中心运营商来说，这种整合可以代表每个集群有意义的 инфраструктура节省。

SK海力士的CXL混合内存产品实际上包括什么？

SK海力士的CXL混合内存是一款商业命名产品，使用XCENA MX1作为其控制器，将MX1管理的DDR5 DRAM与通过XCENA的InfiniteMemory架构暴露为字节可寻址CXL内存的SSD支持容量层配对。组合系统提供的内存容量超过了仅DRAM CXL模块所能达到的水平，同时对于热数据而言，性能优于原始SSD访问。SK海力士和XCENA正在真实的AI推理环境中联合验证该产品，并积极优化基于RDMA的共享内存。

XCENA MX1何时可用，谁可以购买？

XCENA的目标客户主要是超大规模数据中心运营商和云提供商。大规模生产计划在2026年底在三星代工生产线进行，预计从2027年开始产生收入。SK海力士的CXL混合内存——第一款基于MX1构建的命名商业产品——遵循这一时间表。独立延迟基准测试和生产工作负载下的端到端LLM推理性能数据尚未公布，这意味着下一个具体里程碑是早期超大规模数据中心客户的部署验证。